Método Iterativo de Representação Esparsa Implementado em FPGA para Aplicação em Calorimetria

Abstract

O acelerador de partículas LHC vem passando por um processo de atualização, produzindo o efeito conhecido como *pile-up* (empilhamento de sinais) na eletrônica de leitura dos detectores. Como o algoritmo atualmente utilizado para a estimação da amplitude dos sinais gerados nessas colisões não é tolerante a esse efeito, este trabalho propõe a implementação em hardware de um método iterativo baseado em uma variante do método *Separable Surrogate Functionals*, que recupera a informação da amplitude dos sinais sobrepostos dentro de uma janela de aquisição. Tal implementação permite que dezenas de canais sejam processados em paralelo em uma única FPGA, além de atender à latência de operação necessária para sua execução online.