Simulador de pulsos do TileCal em tempo real utilizando o processador SAPHO e FPGA

Abstract

O Large Hadron Collider é o maior acelerador de partículas do mundo, operado pelo CERN, e investiga a estrutura fundamental da matéria por meio de colisões próton-próton em altíssimas energias. A cada ciclo de operação, seus detectores registram grandes volumes de dados. Entre 2026 e 2030, o LHC permanecerá desligado para as atualizações que antecedem a fase do High-Luminosity LHC (HL-LHC), período em que não haverá novas medições experimentais. Nesse contexto, simuladores capazes de operar em tempo real e reproduzir com alta fidelidade os sinais dos detectores tornam-se ferramentas estratégicas para manter o avanço das pesquisas e validar novas metodologias. Este trabalho apresenta o desenvolvimento de um simulador de pulsos do Tile Calorimeter (TileCal) do experimento ATLAS experiment, implementado em FPGAs a partir de código gerado pelo processador soft-core SAPHO. O objetivo é viabilizar, com baixa latência, a geração contínua (free-running) de pulsos com efeito de pile-up, permitindo testes sob a taxa de eventos do LHC (40 MHz) como se fossem dados reais. A metodologia integra: um gerador pseudoaleatório congruencial multiplicativo para definir a ocorrência de eventos; endereçamento de tabela exponencial pré-computada para gerar amplitudes compatíveis com respostas físicas; modelagem do pulso por filtros digitais para emular o efeito de empilhamento. O processador SAPHO compila um subconjunto da linguagem C em Verilog, alocando apenas o hardware necessário (em ponto fixo ou flutuante), o que facilita a exploração de diferentes arquiteturas. Foram desenvolvidos quatro simuladores: dois com processador inteiro (equações de filtragem separadas e combinadas) e dois em ponto flutuante (um monoprocessado e outro com cinco processadores em paralelo). Os resultados mostram ganhos expressivos de desempenho, reduzindo o número de ciclos de clock por amostra de 5104 na arquitetura inteira para apenas 31 ciclos na versão paralela em ponto flutuante — um ganho superior a duas ordens de grandeza em relação ao primeiro protótipo e próximo da viabilidade prática em FPGAs modernas.