Simulation and Testing of the Upgraded Digital Signal Processing Firmware Using High-Level Synthesis on the Real-Time Trigger Path of the ATLAS Liquid Argon Calorimeters

Abstract

Esta dissertação apresenta a validação e a simulação do pipeline digital de processamento de sinais no sistema de trigger do Calorímetro de Argônio Líquido (LAr) do experimento ATLAS experiment, com foco no firmware LATOME. A implementação utiliza High-Level Synthesis (HLS) para gerar os blocos Input Switch Matrix (ISM) e Output Summing (OSUM), responsáveis pela reorganização, processamento e agregação dos dados das Super Células em tempo real, atravessando múltiplos domínios de clock. As versões de firmware 6.0 a 6.3 foram analisadas em profundidade. As versões iniciais concentraram-se no caminho de monitoramento e na validação do bloco REMAP, enquanto versões posteriores adicionaram suporte aos caminhos de processamento eFEX e jFEX. Foi adotada uma estratégia de simulação em múltiplas camadas, combinando modelos Firmware-Agnostic e Firmware-Aware, permitindo testes desde componentes HLS isolados até o firmware integrado completo. Os principais esforços de validação incluíram: calibração do atraso do sinal SOP; identificação da janela de metastabilidade; verificação funcional dos mecanismos de sincronização entre domínios de clock. A integração do módulo de diagnóstico Mini-FEX possibilitou a observação em tempo real de erros de SOP e CRC, tanto em simulações quanto durante a operação do sistema ATLAS. A metodologia desenvolvida fornece uma estrutura reutilizável e escalável para validar futuras versões do firmware — como o caminho gFEX (v6.4) e o bloco User Code (v7.x) — além de servir como referência para o uso de HLS em outros sistemas FPGA de alta taxa de dados e baixa latência em experimentos de física de altas energias.