Otimizações para Processador Soft-Core Embarcado em FPGA Visando Implementação de Métodos de Reconstrução Online de Energia em Aceleradores de Partículas

Abstract

A busca por respostas sobre os constituintes fundamentais da matéria tem levado o maior acelerador de partículas do mundo, o LHC (no CERN), a passar por atualizações em seus detectores durante seu segundo longo período de desligamento. Essas melhorias visam aumentar a taxa de colisões entre partículas, elevando a luminosidade do experimento. No entanto, esse aumento intensifica o problema do empilhamento de sinais (pile-up), no qual sinais elétricos provenientes dos canais de leitura dos detectores se sobrepõem, dificultando sua detecção e a estimação de seus parâmetros. Atualmente, utiliza-se o Filtro Casado para detecção e estimação da amplitude dos pulsos, mas, devido às características não lineares do ruído associado ao pile-up, essa técnica torna-se inadequada para o ambiente de alta luminosidade esperado. Para lidar com esse problema, os sensores podem ser interpretados como um canal com características dispersivas, permitindo o uso de técnicas como redes neurais ou métodos iterativos baseados em Representação Esparsa de Dados, que atuam como equalizadores do canal. Nesse contexto, foram implementados dois métodos de reconstrução de sinais no sistema de filtragem (trigger) do ATLAS. Um dos métodos consiste em uma rede neural, implementada tanto em ponto fixo — utilizando tabelas de consulta (look-up tables) para representar funções de ativação — quanto em ponto flutuante, utilizando séries de Taylor para reduzir o consumo de memória. O outro método é um algoritmo iterativo baseado em Representação Esparsa de Dados. Ambas as abordagens foram implementadas em uma arquitetura multicore embarcada em FPGA, atendendo aos requisitos de alto desempenho e baixa complexidade. O objetivo deste trabalho é otimizar o processador embarcado responsável por executar esses métodos, por meio da criação de novos circuitos e instruções que aumentem a eficiência da execução. Os resultados mostram que a redução significativa do tamanho do programa embarcado e a otimização de circuitos aritméticos na unidade lógica e aritmética (ULA) tornam o processador mais viável para a implementação de métodos de reconstrução de energia em detectores de partículas, como o ATLAS no LHC.