Folha de consulta rápida¶

Uma página para deixar na bancada. Imprima pelo navegador ou pelo PDF do manual.

O fluxo¶

        flowchart LR
  CMM[".cmm"] -->|"Compilar C±"| HW[".v + .mif"]
  SEUS["seus .v"] --> FONTES["fontes do projeto"]
  HW --> FONTES
  FONTES -->|"Sintetizar Verilog"| VAL["validação e hierarquia"]
  FONTES -->|"Analisar Verilog"| ONDA["forma de onda"]
  FONTES -->|"Abrir PRISM"| PRISM["diagrama do circuito"]

Os botões e seus pré-requisitos¶

Botão	Faz	Exige
Compilar C±	C± até Verilog e memórias	um `.cmm` em foco
Sintetizar Verilog	valida a elaboração, gera a hierarquia	Top Level
Analisar Verilog	simula e abre a onda	Testbench Top
Execução rápida	simula sem onda	Testbench Top e Verilator (ou testbench .py)
Teste do processador sintetizado	roda só a E/S, com arquivos	processador ativo
Abrir PRISM	desenha o circuito	Top Level
Cancelar	interrompe o que roda	nada

Os papéis¶

Termo	Significa	Onde se define
Top Level	módulo raiz do circuito	botão direito no `.v`, visão Arquivos
Testbench Top	quem comanda a simulação	botão direito no `.v` ou `.py`
Processador ativo	o `.cmm` em foco no editor	abrir o arquivo

A barra de status mostra os três o tempo todo.

Arquivos de um processador¶

<proc>/Software/<proc>.cmm       voce escreve
<proc>/Hardware/<proc>.v + .mif  a compilacao gera (levar ao FPGA)
<proc>/Simulation/input_N.txt    estimulo, um inteiro por linha
<proc>/Simulation/output_N.txt   resultado da simulacao

A regra de ouro do Hub¶

Total de bits = mantissa + expoente + 1

Atalhos que mais valem¶


`Ctrl`+`S` salvar	`Ctrl`+`Shift`+`F` buscar nos arquivos
`Ctrl`+`Shift`+`K` paleta de comandos	`Ctrl`+`K` assistente de IA
`Shift`+`Alt`+`F` formatar	`F12` ir à definição

Quando algo der errado¶

Leia a primeira mensagem de erro, não a última; clique no link de linha; e Diagnóstico: sintomas e causas tem os sintomas mais comuns.